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JTAG-Signalleitungen

Signalname Bezeichnung Kurzbeschreibung
TCK Test Clock Dieses Signal synchronisiert die Ausführung der internen Zustandsmaschine sowie der Daten-Schieberegister
TMS Test Mode Select Auswahl des Funktionsmodus über eine State-Machine. Abtastung erfolgt bei steigender Flanke (_/``) des TCK-Signals.
TDO Test Data Out Serieller Datenausgang. Daten gültig bei fallender Flanke (`` ) des TCK-Signals.
TDI Test Data In Serieller Dateneingang. Wird bei der steigenden Flanke (_/``) des TCK-Signals übernommen.
TRST Test Reset Optionales Rückstellsignal für die State-Machine (manchmal auch als nTRST bezeichnet). Dient zum zurückstellen der FSM des TAP-Controllers in den Ausgangszustand (TLR)
GND Digital Ground Beszugsmasse für die Signale
TVref Test Voltage Reference Signalpegel Referenzspannung (z.B. 3,3 oder 5 V) zum einstellen der Signalleitungspegel

Für die Basis-Kommunikation werden lediglich 4 Signalleitungen und Masse benötigt: TCK, TMS, TDI, TDO und GND. Alle weiteren sind Komfortfunktionen.

Signalpegel (oder die Frage: "Wieviel Volt entspricht logisch 1 ?")

Spannungspegel beachten! JTAG definiert keinen Logiclevel für die Signale. Dieser passt sich immer dem Chip an der geprüft wird. Dies kann 5V oder 3,3V, aber auch 2,8V oder 1,2V. Daher ist es wichtig vorher zu ermitteln welche Spannung logisch „1“ (High) repräsentiert um den Chip nicht zu zerstören und richtige Signale zu senden und zu empfangen.

Einige TAP-Adapter besitzen hierfür einen extra Eingangspin mit einem Spannungssensor (TVref). An diesem kann die IO-Betriebsspannung des JTAG-Chips angelegt werden. Der Adapter stellt dann seine Eingang- und Ausgangspegel entsprechend ein. Bei Test-Adaptern ohne diese Funktion muss vorher gemessen werden und ggf. entsprechende Pegelwandler genutzt werden.

Taktfrequenz dre Signale

JTAG selbst schreibt keinen Takt vor, es ist rein statisch. Auch arbeitet es unabhängig von einem internen Systemtakt des zu prüfenden Chips. Daher spielt die Kommunikationsgeschwindigkeit nur in Verbindung mit der gewünschten Abtast- oder Änderungsrate eine Rolle. Sieht geht von theoretisch 0 Hz bis zu mehreren hundert Megaherz, je nachdem was der Chip-Hersteller implementiert hat. Die maximale Taktrate kann entweder im Datenblatt des Chips nachgelesen oder experimentell ermittelt werden.

Zu beachten ist, das bei einer Chain aus mehreren Chips aufgrund der Reihenschaltung aller, der langsamste Chip die Höchstgeschwindigkeit des JTAG-Taktes vorgibt.

JTAG-Header

Meist kommen 10polige (2x 5 Pins) Anschlüsse zum Einsatz.

TCK und TMS zur Steuerung der Statemachine

Die Taktleitung TCK, sowie die Statusleitung TMS liegt an allen Chips einer JTAG-Chain parallel an. Mit ihnen wird der Zustand der FSM (Finite-State-Machine) gesteuert. Bei jedem Pegelübergang von LOW nach HIGH wird der Zustand der TMS-Leitung geprüft und gemäß Schaltung der Zustand der Statemachine geändert: